ATPGパタン（WGL、STIL）からのテストベクタ変換は、Solstice-TDSでボタンを押す操作で行えますが、Verilogシミュレーション（VCD、EVCD）からの変換は、サイクライズと呼ばれる操作が必要です。これは、VCD/EVCDファイルのイベント型からサイクル型タイミングを作成しなければなりません。　SolsticeのTimeTableにより、信号名、入出力方向、テストピリオド、ピン毎のタイミング、ATEフォーマットを自動検出します。

VCD/EVCDを読込、TimeTableは信号名、入出力方向、検出波形からATEフォーマット（NRZ,R0,R1など）を検出します。

VCD/EVCDのクロック波形、サイクライズのためのサイクル長を検出。２個以上のサイクルはリスト化してユーザが選択

VCD/EVCDの全てのイベントを分析してATEルールに一致するATE波形とタイミングを生成。シミュレーションイベントを保持します。

全てのタイミングは統計処理により構築され、波形表示により確認できます。

複雑な処理を自動化することで、TimeTableは設計検証、生産技術、テスト技術において利用できます。